Planification Multi-PO PCBA : Livraisons Fractionnées sans Rupture Série

En 2026-Q1, un OEM robotique de Singapour a demandé des services PCB et assemblage pour un lancement produit structuré en “multi-PO program”, avec “split PIs” et livraisons séparées. Le point dur venait du calendrier: une PO présentait un risque serré, tandis que les autres restaient dans le planning. Notre équipe a traité le paiement avec “same-day payment confirmation”, puis envoyé un “early delivery warning issued” sur la PO contrainte afin d éviter une dispute livraison tardive.

Une livraison fractionnée est une organisation de production où une commande globale est divisée en plusieurs expéditions, souvent pour alimenter une intégration produit, une présérie ou plusieurs sites client. En assemblage PCBA, ce découpage devient risqué dès que les cartes partagent les mêmes références composants mais pas le même calendrier d approvisionnement.

Le lecteur type ici est un ingénieur achats, NPI ou supply chain qui a déjà validé le design et doit maintenant sécuriser un lancement. Le besoin n est pas une explication générale du PCB; c est une méthode pour savoir quand libérer, quand bloquer et quand prévenir le client final. Une carte peut sortir conforme au test, mais devenir inutilisable si elle arrive après le créneau mécanique, si son firmware n est pas chargé, ou si le dossier lot ne permet pas d isoler un composant en cas de rappel.

Un dossier lot est un ensemble de preuves qui relie une expédition à ses cartes, composants, contrôles, opérateurs, profils machine et résultats de test. Sur un programme multi-PO, ce dossier doit rester lisible même si les quantités sortent en 3 ou 4 vagues.

“Sur un multi-PO PCBA, je demande une règle simple: aucune expédition sans révision unique, rapport AOI/ICT et dossier lot. IPC-A-610 donne les critères visuels; la matrice planning donne le feu vert commercial.”

La matrice commence par les données qui ne doivent plus bouger: Gerber, BOM, centroid, programme de test, quantité par PO, destination et date besoin. Si une PO utilise une BOM révision B et une autre la révision C, le fournisseur doit le voir dans la première revue, pas au moment de l emballage.

IPC-J-STD-001 est le standard de référence pour les exigences de brasage des assemblages électroniques. IPC-A-610 est un standard d acceptabilité qui aide à classer les défauts visuels selon la classe produit; une référence publique à l organisation IPC est disponible via IPC electronics. Pour les programmes soumis à un système automobile, IATF 16949 ajoute des attentes sur maîtrise des changements, traçabilité et réaction aux écarts.

Le troisième standard utile est IPC-9252, souvent cité pour structurer la stratégie de test électrique. Il ne remplace pas le cahier des charges client, mais il force une question concrète: quel défaut chaque méthode détecte-t-elle avant expédition? Pour un programme fractionné, cette question évite d expédier le premier split avec une couverture de test plus faible que le second.

La vitesse se pilote avec des dates, mais la qualité se pilote avec des preuves. Pour une prestation d assemblage PCB, le premier split doit passer par la même séquence que les suivants: revue DFM/DFA, réception composants, impression pâte, placement, refusion, inspection, test et emballage. Les raccourcis acceptables doivent être écrits avant lancement, par exemple “flying probe sur présérie, ICT après stabilisation fixture”.

La communication doit être déclenchée par un seuil, pas par l intuition. Dans le cas singapourien, l alerte précoce sur une PO contrainte a gardé les autres PO hors conflit. Le client pouvait ajuster son intégration robotique sans supposer que tout le programme était en retard. C est la différence entre une visibilité fournisseur et une excuse envoyée après coup.

“Le point faible n est presque jamais la ligne SMT seule. Sur 500 à 2 000 cartes, le retard vient souvent d une alternative MPN non validée, d un test non figé ou d un dossier lot incomplet avant expédition.”

Un sous-traitant sérieux ne promet pas une date sans préciser les critères de libération. Pour une carte simple, une alerte à 24 h suffit souvent. Pour une carte avec BGA, composants MSL ou test fonctionnel, il faut regarder plus tôt: disponibilité composants à J-7, première pièce à J-3, rapport test à J-1 et packing list avant enlèvement.

Si le programme inclut câbles, harnais ou intégration mécanique, reliez la matrice PCBA aux pages de fabrication concernées. Les risques changent quand une assembly de câbles ou un box build attend les cartes. Une livraison PCBA partielle peut être utile si elle alimente le premier poste d intégration; elle peut aussi créer du stock mort si les connecteurs ou faisceaux associés ne sont pas prêts.

Pour les tests, le bon arbitrage dépend du volume et de la maturité design. Le flying probe accélère les prototypes sans fixture, tandis que l ICT devient plus efficace quand la carte et le volume se stabilisent. Dans les deux cas, la couverture doit être identique entre splits ou documentée comme écart accepté.

Bloquez quand la révision n est pas unique, quand un composant alternatif n est pas approuvé, quand le taux de défauts ouverts menace la classe IPC, ou quand le dossier lot ne permet pas de relier une carte à ses composants. Fractionnez quand le premier lot permet au client de démarrer intégration, firmware ou validation sans compromettre la conformité des lots suivants. Accélérez seulement si le chemin critique est identifié: composant, test, emballage, douane ou transport.

La phrase “les autres PO restent dans le planning” doit être vérifiable. Cela signifie que chaque PO a son état: composants reçus, SMT planifié, test en cours, dossier lot prêt, emballage validé. Cette granularité évite qu un retard local contamine la perception de tout le programme.

“Une alerte livraison envoyée 48 h avant la date cible vaut mieux qu un tableau vert artificiel. Sur un programme PCBA multi-PO, la confiance vient des écarts nommés, pas des promesses générales.”